ttl电平是5v还是3.3v电压（TTL&CMOS电平）

TTL/CMOS逻辑器件

TTL和CMOS的逻辑器件种类非常多，我们日常接触到的74/54系列：门电路、选择器、编/译码器、计数器、驱动器、寄存器、触发器、锁存器、总线开关等等。

1，工艺分类

按工艺特点进行划分，逻辑器件可以分为 Bipolar、CMOS、BiCMOS 等工艺；

1. Bipolar 工艺的器件有： TTL、S、LS、AS、F、ALS；

Bipolar表示的是：Bipolar Junction Transistor—BJT，即双极结型晶体管（通称：三极管）；所以Bipolar工艺就是指用三极管为最基本单元实现的逻辑电路。

1, Bipolar是最早应用于量产的芯片工艺，是传统可靠的半导体工艺；

2, 它具有良好的电特性，包括其可以在宽泛的工作电压环境下工作，反向电压保护电路设计简单高效；

3, 具有良好的ESD 保护及抗电磁干扰能力；

4, 截止频率高、驱动能力大、速度快、噪声低。

2. CMOS 工艺的器件有： HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、 ALVC、AHC、AHCT、CBTLV、AVC、GTLP；

——CMOS表示的是：用MOS管作为最基本单元实现的逻辑电路。

1, CMOS器件容易按比例缩小，并且尺寸的比例缩小不断地提高了MOSFET器件的速度，相比Bipolar更具优势；

2, 能在较低电压下工作，电源电压可以低至1V左右，而Bipolar需要在2V左右工作；

3, CMOS门只在开关期间消耗功率，并且只需要很少的器件即可实现功能，静态功耗小，有利于集成；

4, CMOS具有更低的制造成本，并且CMOS工艺可以实现在同一芯片上同时包含模拟和数字电路以改善整体性能和降低封装成本；

5, CMOS电路响应比Bipolar慢。

3. BiCMOS 工艺的器件有： BCT、ABT、LVT、ALVT。

BiCMOS表示的是：既有BJT又有MOS管，结合了两者的优点实现的逻辑电路。

那么对于电平接口来说，既然CMOS的扇出能力大，功耗低、电压低等等优点，为什么还需要有其它的工艺呢？CMOS结构有一个重要的问题：对ESD和高输入电压非常敏感，容易发生闩锁。

2，闩锁（Latch up）

如下图所示为CMOS管脚结构，由1个PMOS和1个NMOS组成。闩锁最容易发生在I/O管脚处（I/O管脚接触到的外部电磁干扰多），也偶尔会出现在内部电路。

1. 芯片本身是P衬底：p-substrate；

2. NMOS管由：S（N+），G（P-substrate），D（N+）和B（P+）组成；

我们看到G极对应的沟道是p-substrate，而B极对应的是P+：个人估计是因为要减小半导体与金属之间接触的欧姆电阻，所以增加了掺杂浓度。

3. PMOS管由：S（P+），G（N-well），D（P+）和B（N+）组成；

PMOS管是在P-substrate衬底之上再造了N-well衬底，然后在N-well衬底之上造的PMOS。

4. 最重要的是，该CMOS结构中隐藏了两个三极管：NPN和PNP：

1, NMOS的p-substrate（P），PMOS的n-well（N）和PMOS的D极（P+），构成了PNP；

2, NMOS的S极（N+），NMOS的p-substrate（P），PMOS的n-well（N），构成了NPN。

闩锁指的是：CMOS晶片中， 在电源VDD和地线VSS之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路，它的存在会使VDD和GND之间产生大电流。但它并非时刻都会发生，而是需要两个必要的条件（如下图所示）：

1. 当两个BJT都导通，在VDD和GND之间产生低阻抗通路；

2. 两个晶体管反馈回路（feedback loop）增益的乘积大于1（β1*β2 >1）。

3. 事实上如上图所示的垂直式QPNP三极管电流增益β1可达数百倍，而侧面式QNPN三极管的电流增益β2也可达数十倍；

4. Rwell是n-well基底的寄生电阻，其值可达20KΩ，Rsub是p-substrate的寄生电阻，其值从数百到几Ω；

5. QPNP和QNPN形成npnp结构，构成可控硅（Silicon-controlled rectifier: SCR）电路；

6. 当无外界干扰触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生；

7. 当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，此时BJT的发射结正偏，电流反馈到另一个BJT，最终的反馈回路引起的电流需要乘以增益（β1 * β2），此时为SCR的触发；从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。

如果β1 * β2 >1：两个BJT将会持续产生高饱和电流，甚至在没有触发条件的时候。

好，那我们正常使用时，如何会产生闩锁现象呢？还是有两个主要的原因：

1. 输入/输出信号电压高于VDD电压，芯片产生大电流，导致latch-up；

2. ESD静电加压，可能会从保护电路中引入少量带电载流子到阱或衬底中，导致latch-up。

那CMOS结构存在闩锁的问题，BiCMOS也存在么？是的。这是CMOS结构中所带来的，要解决只能从其结构着手。不过很多器件在管脚输入/输出端口设计了保护电路（防ESD），JEDEC在2010年新增了指标：Maximum Stress Voltage for Latch-Up (MSV)；MSV电压值一般大于器件Absolute Max value（Vmax），并被要求列在器件规格资料中（一般VMSV = 1.5* Vmax）。

3，TTL和CMOS逻辑器件的电平特点

TTL 和 CMOS 的电平主要有以下几种：5VTTL、5VCMOS、3.3V、2.5V、1.8V、1.5V、1.2V电平等，具体可参考下图（TI公式逻辑器件图）。

1. 5V 的逻辑器件包含： TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、AHC、ABT 等系列器件；

2. 3.3V 及以下的逻辑器件包含：主要有 LV、AHC、AC、ALB、LVC、 ALVC、LVT 等系列器件。

4，逻辑器件的使用指南

1. 集成电路芯片的输入管脚不会全部被使用，那么多余不用的管脚如何处理？

1, 器件规格书中已注明芯片内部有上拉/下拉电阻的，可以不用处理；

2, 输入管脚完全悬空，则必须增加上拉/下拉，保证其固定电平状态，防止振荡影响器件正常工作以及导致器件不必要的功率消耗（中间状态时器件功耗大）：

（1）根据器件规格资料的推荐设计；

（2）根据输入管脚的功能，举个例子：输入中断信号，低电平有效；那建议是做上拉处理；

（3）一般情况下，上拉下电阻阻值取值范围为：1KΩ~10KΩ。

3, 如果是带保持（Bus Hold）功能的器件输入，输入管脚可以悬空；举个栗子：74LVTH16245器件不用的输入管脚不用上下拉。

2. 评估板内驱动器件的驱动能力、速度，以满足设计要求为标准，选择器件，同时在信号线上增加线路匹配；而不能盲目追求大驱动能力和高速的器件；

驱动能力大则信号边沿速度快，会导致更多的串扰以及时钟信号质量问题。

3. 在对驱动能力和速度要求较高的场合，如高速总线型信号线，可使用 ABT、 LVT 系列。板间接口选择 ABT16244/245 或 LVTH16244/245，并在母板两端进行匹配，在不影响速度的条件下与母板接口接串阻，以抑制过冲、保护器件：典型电阻值为100Ω- 200Ω 左右。

4. 在总线达到长线模式（传输线）长度后，需对传输线进行匹配，一般采用始端匹配、终端匹配等。

一般不建议使用内部自带串阻的器件，因为其阻值固定无法根据实际情况进行调整，在多数场合对于改善信号质量收效不大。

源端串联匹配推荐电阻值为 10～51 Ω，在实际使用中可根据SI仿真确定其具体值。

5. 高速驱动器件的电源滤波，建议在芯片的四组电源引脚附近分别接 0.1u 或 0.01u 电容；

6. 可编程器件任何电源、地线管脚均不能悬空；在每个可编程器件的电源和地间要并接 0.1uF 的去耦电容，去耦电容尽量靠近电源引脚，并与地形成尽可能小的环路。

7. 收发总线需有上/下拉电阻，保证总线浮空时处于一个有效电平，以减小功耗和干扰；

8. 时钟、复位等管脚输入信号往往要求较高电平，必要时可增加上拉电阻。

9. 不同系列器件是否有带电插拔功能及应用设计中的注意事项；

10. 关注电平接口的兼容性，选用器件时要注意电平信号类型，对于有不同逻辑电平互连的情况做审查；

11. 在器件工作过程中，为保证器件安全运行，器件管脚上的电压及电流应严格 控制在器件手册指定的范围内：逻辑器件的工作电压不要超出它所允许的范围；

12. 逻辑器件的输入信号不要超过它所能允许的电压输入范围，不然可能会导致器件性能下降甚至损坏逻辑器件。

5，TTL、CMOS器件的互连

两个器件之间的不同逻辑电平进行互连，需要主要考虑以下几点：

1. 电平关系：必须保证在各自的电平范围内工作，否则会造成接收到的数据出错，如果输入电压超过器件管脚所能承受的最大电压，则会损坏器件；

TTL和CMOS电平匹配的关系，如上章节分析。

2. 驱动能力：需根据器件资料规格参数并进行计算，否则很可能造成隐患，在电源波动受到干扰时造成数据传输错误；

3. 时延特性：在对高速信号进行逻辑电平转换时，会带来较大的延时，设计时要充分考虑其时序容限；

举个例子：SPI 总线工作在66MHz时，时钟周期大约为15ns，假如逻辑转换延时大于5ns，那么SPI的读操作时来回延时10ns，其读时序可能会出现问题。

4. 通常逻辑电平转换芯片为通用转换芯片：可靠性高，设计方便，简化了电路；但对于具体的设计电路要不同的考虑。

一个很实用的方案是：给CPLD不同I/O Bank分配不同的电源电压，实现不同电平之间的转换；但该方案需要注意两个问题：1，不同电源上电时序的不同导致漏电问题（可通过对输出管脚的控制，以及外部上拉电源的选择避免漏电问题）；2，CPLD的延时比较大（>5ns），对于高速总线的转换存在时序风险。如下图为Lattice MachXO2系列CPLD支持的I/O电压。

我们在电路设计中经常遇到不同的逻辑电平之间的互连，需要关注如下的要求： ­

1. 对逻辑电平的影响：应保证合格的噪声容限（VOHmin－VIHmin ≥ 0.4V，VILmax－ VOLmax ≥ 0.4V)，并且输出电压不超过输入电压允许范围；

2. 对上升/下降时间的影响：应保证 Tplh 和 Tphl满足电路时序关系要求和 EMC 的要求;

3. 对电压过冲的影响：过冲不应超出器件允许电压绝对最大值，否则有可能导致器件损坏。

如下图所示为5种不同电平的电平匹配关系；打钩（√）的表示逻辑电平直接互连没有问题，打星号（*）的表示要做电平转换处理。